بررسی تاثیر مقاومت سوئیچ ها بر زمان نشست تقویت کننده سوئیچ-خازنی و طراحی مقایسه گر دینامیک با توان مصرفی و ولتاژ تغذیه بسیار کم

پیشرفت سریع در حوزه مدارهای مجتمع در دهه اخیر، چنان رشدی داشته است که در حال حاضر مجتمع سازی سیستم های پیچیده بر روی یک تراشه (soc) را ممکن ساخته است. یکی از ساختارهای مداری مناسب برای طراحی مدارهای مجتمع سیگنال مخلوط مدارهای سوئیچ-خازنی هستند. مدارهای سوئیچ-خازنی به طور گسترده در طراحی فیلترها، تقویت کننده های ابزار دقیق، مبدل ولتاژ به فرکانس، مبدل های داده، آرایه خازنی قابل برنامه ریزی، مدولاتورهای متعادل، آشکارسازهای اوج، و اسیلاتورها به کار برده می شوند. از منظر دیگر با پیشرفت تکنولوژی و رشد سریع سیستم های قابل حمل، توان مصرفی مدارهای مجتمع بیش از پیش مورد توجه قرار گرفته است. روش های مختلفی برای کاهش توان مصرفی در مدارهای دیجیتال و آنالوگ مطرح شده است. در این رساله تاثیر مقاومت سوئیچ ها بر زمان نشست یک مدار سوئیچ-خازنی بررسی گردیده است. با توجه به اینکه مقاومت بزرگتر(سایز کوچکتر) سوئیچ، تزریق بار را کاهش می دهد، ساختاری جدید از تقویت کننده سوئیچ-خازنی ارائه شده و اثر مقاومت سوئیچ ها بر عملکرد آن بررسی می گردد. این ساختار یک سوئیچ کمکی در فاز تقویت کنندگی به مدارهای متداول اضافه کرده و تاثیر مقاومت سوئیچ سری با خازن نمونه بردار را تغییر می دهد. نتایج پاسخ پله نرم افزار matlab برای تابع تبدیل مدار پیشنهادی و شبیه سازی آن در تکنولوژی ساخت tsmc 0.18 µm و ولتاژ تغذیه 1.8 ولت به ترتیب بهبود %38.76 و %8.6 در سرعت مدار به سبب افزایش مقدار مقاومت سوئیچ را نشان می دهد. در راستای هدف تحقق سیستم های توان پایین نیز، مقایسه گری دینامیکی در ناحیه زیر آستانه طراحی شده است. جهت دستیابی به عملکرد rail-to-rail، ولتاژ ورودی آن به بدنه ترانزیستورهای ورودی اعمال می شود. از آنجایی که مدارهای زیرآستانه سرعت پایینی دارند، یک روش جدید جهت افزایش سرعت این مقایسه گر نیز ارائه گردیده است. این روش برخلاف بسیاری از نمونه های گزارش شده که جریان به خروجی مقایسه گر تزریق می کنند، از خروجی های مقایسه گر جریان ثابتی می کشد. معادلات آنالیزی و شبیه سازی ها نشان می دهند که این روش به طراحی مقایسه گری با سرعت بیشتر در ناحیه زیرآستانه می انجامد. مقایسه گر در تکنولوژی0.18-µm cmos و در ولتاژ تغذیه 0.5 v و 0.3 v شبیه سازی شد. زمان تاخیر مقایسه گر پیشنهادی اصلاح شده 16.4 ns، توان مصرفی 20 nw و pdp=0.33 fj در فرکانس کلاک 5 mhz و ولتاژ ورودی500 µv به دست آمد. این نتایج بهبود نسبی %79 در زمان تاخیر را برای مدار پیشنهادی نشان می دهد. در ولتاژ تغذیه0.3 v و فرکانس کلاک 62.5 khz، زمان تاخیر 980 ns، توان مصرفی 100 pw وpdp=0.098 fj است. در این حالت نیز بهبود نسبی %42 در زمان تاخیر مشاهده می گردد.